前言

1958年由德州仪器公司基尔比带领的小组研制出第一块由12个器件组成的相移振荡和触发器，标志着集成电路的开端，到2018年，正好是集成电路发明60周年。王阳元院士在今年出版的由他主编的《集成电路产业全书》中指出：翻开60年来集成电路的发展史，实质上是一部创新的文明史。CPU、存储器等一个个发明和创新的应用，带来了社会的信息文明。

随着工艺的发展，半导体芯片的集成化程度越来越高，设计的系统越来越复杂，规模越来越大，性能需求越来越高，功耗也越来越大，给芯片设计工程师和EDA厂商带来了新的挑战。如今人工智能技术兴起，半导体芯片已成为其发展的重要核心。我国每年均要花费上千亿美元购买集成电路，所以培养集成电路设计人才，实现真正的中国“芯”，成为当前高校人才培养工作的重点。芯片的设计方法从早期的手工设计阶段、计算机辅助设计阶段、计算机辅助工程阶段、电子自动化设计阶段，发展到如今的系统芯片阶段，设计工具和设计方法日新月异，如何有效提高初学者的设计能力和实战能力，是当今数字集成电路教材面临的重要问题。

本书以数字集成电路设计流程为主线，结合编者多年教学与项目实践经验，在北京邮电大学电子工程学院课程“ASIC专业实验”讲义的基础上编纂而成。本书以培养学生数字集成电路设计能力为目标，主要讲授了超深亚微米时代集成电路的设计方法与设计工具。本书主要内容包括数字集成电路设计流程，Verilog HDL基本语法，如何运用Verilog HDL语言进行组合逻辑与时序逻辑的设计，数字集成电路的前端设计与验证方法、后端设计与验证方法，以及Synopsys公司的EDA工具的使用与操作等。

本书针对一个简单CPU的设计，对CPU进行RTL级仿真，对其中的控制模块进行综合，检查其功耗和最高工作效率，进行门级仿真，并保证在门级仿真结果正确之后，进行控制器的版图设计及验证。这样一个CPU设计，在实际工作中都是通过将其划分为相对独立的小模块进行的，然后对这些模块分别进行验证，最后再将设计正确的模块集成起来，完成一个完整CPU的设计。为了方便读者理解和设计，在CPU分模块设计阶段，本书对Verilog HDL中的关键语法知识进行了实践与运用。本书将设计分成八个步骤来完成，从简单计数器开始，到寄存器的设计，再到存储控制器设计，以及CPU状态控制器等，将依次用到组合逻辑与时序逻辑、阻塞赋值与非阻塞赋值、状态机的设计等。每个章节设计的小模块都将是最终CPU设计的一个组成部分，需要通过验证以保证最终CPU设计调用的正确性。

本书来源于实验课程自用教材，早在2003年学院开设此课程期间就开始编写，由最初的语言级仿真发展到如今涵盖综合及版图等内容的ASIC设计全流程，其间包含了太多教师及研究生的努力，实验最初的基于Cadence系列工具的实验版本由刘丽华和刘雯共同开发编写，后续的基于Synopsys系列工具的实验版本由刘雯、路卫军和韩可合作完成。

李晶、边新梅、朱棣、汤灿阳、苏敏、耿超等同学也参加了本书部分章节的编写或Verilog HDL模块的设计和验证工作，这里对他们表示衷心的感谢。在本书的编写过程中，参考了国内外有关数字集成电路和系统设计的教材与网络资源，在此一并向各位作者致以深深的谢意。

由于编者知识水平有限，本书难免存在疏漏、不妥之处，欢迎各位专家和读者予以批评指正。

编者
2018年11月8日于北京邮电大学